Skaitmeninių grandinių sintezė ir HDL projektavimas

Technical Scope and Capabilities

Ši paslauga apima skaitmeninių integruotųjų grandinių projektavimą ir sintezę naudojant VHDL ir „Verilog“ kalbas. Ji pritaikyta tiek paprastoms loginėms grandinėms, tiek ASIC, FPGA ir SoC sprendimams, skirtiems pramonės, ryšių bei automatizavimo sritims.

The workflow includes

• functional design
• HDL-based description of logic blocks
• synthesis into technology-specific formats
• logic optimisation
• power analysis
• timing verification
• simulation and verification before physical implementation
• IP block integration
• modular system creation
• preparation for FPGA or ASIC fabrication
• guidance on system-level architecture
• testbench development
• design-for-test strategies.